海通众合颠覆中介层，玻璃来了！

（原标题：颠覆中介层海通众合，玻璃来了！）

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玻璃中介层支持嵌入基板的芯粒与直接堆叠于顶部的芯粒（chiplets）之间的3D堆叠，这是硅中介层无法实现的。在本研究中，我们通过关键系统级指标（包括面积、线长、信号完整性、电源完整性和热完整性）论证了玻璃中介层相较于硅中介层在这种堆叠方式下的优势。我们利用芯粒和中介层的GDS版图设计以及签核仿真实现了这一目标。

实验表明，玻璃中介层相比硅中介层可实现2.6倍的面积优化、21倍的线长缩短、全芯片功耗降低17.72%、信号完整性提升64.7%、电源完整性改善10倍，但温度会升高15%。

引言

如今及未来，提升高复杂度系统良率的一个可行方法是将系统划分为“芯粒”。这些芯粒需集成以构成完整系统。根据物理结构，芯粒集成有两种类型：2.5D中介层集成和3D堆叠集成。2.5D集成因允许在中介层上集成多个现成芯粒或复用不同技术节点的知识产权 (IP)（异构集成），成为颇具吸引力的选择。在2.5D集成中，芯粒以倒装芯片方式并排置于中介层封装顶部，如图1 (a) 所示。此外，它们通过再分布层 (RDL) 连接，RDL是无源中介层基板上的金属层，用于提供芯粒间的横向连接并从外部电源分配电力。常见的中介层封装材料有硅、有机材料和玻璃。

在3D集成中，多个芯粒相互堆叠，并通过带微凸点的硅通孔（TSV）连接。硅中介层和有机中介层均依赖基于TSV的连接方式，由于TSV尺寸较大，导致带宽较低且开销显著。然而，玻璃是唯一允许将芯粒放置在基板内的材料，这为嵌入芯片与顶部传统倒装芯片之间天然提供了3D堆叠能力。此外，玻璃中介层还提供了将芯粒直接嵌入基板的低成本方案。这种嵌入能力支持嵌入芯片与直接安装在顶部的传统倒装芯片之间形成3D堆叠配置。而且，玻璃中的互连间距和玻璃通孔（TGV）直径正逐渐与硅中的相当，这使得玻璃相比硅成为2.5D异构集成的有力候选方案。

此前的研究已对玻璃和硅中介层的工艺及性能进行了比较。然而，该分析仅在封装层面开展，未涉及全芯片设计。因此，高密度连接的影响尚未得到考量。另一项相关研究对硅中介层与有机中介层进行了系统级比较。但玻璃中介层与其他先进中介层在支持芯片嵌入基板的3D堆叠场景下的系统级对比，尚未开展。

在本文中，我们探索了玻璃中介层在如图1（b）所示的非TSV“5.5D”堆叠中的芯粒集成潜力，其中芯粒之间同时存在垂直和横向连接。我们还与行业中常见的先进（SOTA）中介层（如硅中介层和有机中介层）进行了详细对比。我们的贡献如下：

采用5.5D堆叠方式，利用玻璃中介层协同设计了具有商用品质的RISC-V处理器芯粒与中介层。

对最终设计的功耗、性能、面积 (PPA)、信号完整性 (SI)、电源完整性 (PI) 和热完整性 (TI) 进行了详细分析，以突出玻璃中介层相较先进中介层的优势。

我们从PPA和中介层分析角度进行成本量化分析，首次通过签核品质设计与精确仿真，助力估算5.5D堆叠中玻璃中介层的制造成本。

玻璃中介层制造

近年来，由于玻璃具有良好的机械、电气和热性能，其作为中介层基板已被广泛研究。在构建由大量芯粒组成的系统时，将玻璃加工成大尺寸面板的能力展现出一大优势。玻璃的光滑表面能够以较低成本在大尺寸面板上实现与硅中介层类似的高密度布线。文献中已展示的嵌入芯片的玻璃中介层的最小线宽/间距为2微米。

如图1所示，我们提出的“5.5D”中介层架构依赖于将芯片嵌入玻璃腔体的能力，以通过再分布层（RDL）形成短距离的芯片间“微过孔”互连。玻璃中的盲孔或通孔可通过湿法刻蚀或激光钻孔工艺加工，其中腔体深度可通过优化刻蚀速率或激光焦点进行控制。由于嵌入芯片导致的RDL表面不平整问题，可通过表面平坦化工艺来缓解。RDL上微过孔的最小直径通常受电介质层厚度限制。在聚合物上使用紫外激光钻出的微过孔，其宽深比通常为1:1。RDL采用半加成图案化工艺制造，其中使用50纳米厚的钛层来改善铜布线与电介质之间的附着力。图2展示了各种制造结果，例如RDL过孔、嵌入芯片、玻璃通孔（TGV）和RDL导线。

设计与仿真设置

架构基准

我们采用RISC-V OpenPiton架构作为基准，如图3所示。OpenPiton芯片设计包含2个OpenPiton内核。每个内核通过内核内的片上网络 (NOC) 路由器连接。每个OpenPiton内核包含计算模块（内核、浮点单元 (FPU) 和CPU缓存交叉开关 (CCX)）、内存模块（L1缓存、L2缓存和L3缓存）以及片上网络 (NOC) 路由器。

我们采用基于层次的划分方法，将每个OpenPiton单核划分为两部分。首先，将L3缓存及其粘合逻辑归为存储芯粒，其余模块作为逻辑芯粒。通过这种分组，我们确保两个芯粒之间的切割尺寸最小，从而在考虑每个I/O引脚凸点间距约束的情况下，使芯片尺寸最小化。

由于两个OpenPiton内核之间的连接规模较大，包含6条64位总线和20个控制信号，受限于微凸点间距约束，为保证实际的单元利用率，I/O凸点无法全部布置在芯粒上。因此，我们插入了SerDes模块，将连接数量从64位并行线减少至8位串行线，控制信号则保持不变。OpenPiton内核之间的连接数为68，而单个内核内部的连接数为231。

芯粒/中介层协同设计流程

我们的设计流程如图4所示，包括芯粒和中介层设计，并进行分析，涵盖PPA仿真、中介层设计分析、SI、PI和TI分析。设计流程包含两种芯粒划分方法：基于层次的划分和扁平化划分。本研究采用基于层次的划分（左分支）。根据第三节（一）中的OpenPiton架构，我们首先生成具有两个内核配置的OpenPiton芯片设计的寄存器传输级 (RTL)。然后根据图3(a)划分模块，并使用特定工艺节点的工艺设计套件(PDK)综合网表。每个逻辑和内存芯粒网表会为每个OpenPiton内核重复使用。

芯粒间的连接被视为芯片外连接，因此I/O驱动器是满足目标时序的必需组件。我们设计的芯片间I/O驱动器支持从中介层设计中首先获得的最大互连长度，并将其插入每个I/O引脚的芯粒网表中，然后使用Cadence Innovus进行芯粒设计。最后，我们使用Cadence Tempus分析芯粒的PPA。

在中介层设计步骤中，我们导入芯粒占位面积和中介层堆叠信息（如金属层、电介质、过孔和基板）。将电源分配网络 (PDN) 插入中介层，并使用西门子Xpedition工具进行布线。接下来，从中介层版图分析SI、PI和TI。最后，通过仿真验证所有设计，确保满足性能、功耗和热约束。

中介层设计规则

我们按照表1中定义的设计规则实现了玻璃、硅和有机中介层。对于玻璃中介层，我们参考了佐治亚理工学院封装研究中心（PRC）的制造能力规格，该中心能够制造线宽和间距均为2微米的精细线路。微凸点间距最小支持35微米，这使得高密度I/O连接成为可能。玻璃中介层允许创建腔体并将芯片嵌入其中。对于硅中介层，我们利用芯片-晶圆-基板（CoWoS）技术，该技术提供0.4微米的线宽和间距海通众合，以及40微米的微凸点间距。对于有机中介层，我们有两种类型：Shinko9和高级封装X（APX）。Shinko中介层通过在传统有机积层上方添加一层薄膜来提供精细线路。APX是传统的有机中介层，经过多年改进以支持高密度连接。

芯粒设计结果

芯粒划分（Chipletization）结果

我们根据图3 (a) 对RTL进行分组，并综合逻辑和内存芯粒的网表。由于芯粒将通过中介层RDL连接，我们利用文献3中的I/O驱动器设计，其支持最大10毫米的传输长度。I/O驱动器基于英特尔高级接口总线 (AIB) 设计，具有数据传输流水线。因此，芯粒间的连接需要一个时钟周期来传输，以适应更灵活的时序收敛。我们将I/O驱动器插入芯粒网表中。对于内核间连接（逻辑-逻辑），我们在I/O驱动器前插入串行连接模块。根据表1中定义的每个中介层设计的最小间距放置微凸点。最后，我们实现版图并生成Liberty模型库，以作为芯粒设计中的硬宏使用。

我们计算并设计了如表2所示的芯粒占位面积。信号凸点与电源凸点的比例为2:1，以实现高密度的紧凑占位面积。逻辑芯粒的总凸点数高于内存芯粒，因为逻辑芯粒包含不同OpenPiton内核间的连接以及内核内（与内存芯粒）的连接。

对于不同的中介层材料，玻璃中介层的占位面积宽度和高度最小，因为玻璃中介层设计规则中的微凸点间距为35微米，是相比其他中介层最小的。由于硅和Shinko中介层的凸点间距相同，两种芯粒的占位面积大小相等，而APX因微凸点间距更大，芯粒占位面积最大。因此，不同中介层材料间逻辑与存储的面积比保持一致。不过，随着不同中介层占位面积大小的差异，占位面积密度（%）也有所不同。

芯粒功耗和性能比较

我们利用表II中的占位面积信息，采用商用28nm工艺设计套件（PDK），以Cadence Innovus作为物理设计工具，并结合选定的协议转换器和I/O驱动器，进行芯粒的布局布线。我们首先基于微凸点的位置放置信号引脚和电源/地（P/G）引脚的I/O引脚。此外，我们将I/O驱动器作为硬宏放置在微凸点位置，以最小化从输入到微凸点焊盘位置的线延迟。我们允许自动布局引擎放置串行化模块，以优化其位置。每个芯粒的最终版图如图5所示。此外，表III提供了各个芯粒的功耗和性能结果。在所有设计方案中，我们将逻辑和存储芯粒的目标频率设置为700MHz。

从表 III 可以看出，大多数芯粒（chiplet）在 700MHz 下可以正常工作。相比其他中介层（interposer）的芯粒，玻璃中介层的芯粒具有最小的尺寸，因为其凸点间距最小。从图 5 可以看到，尽管硅中介层的凸点间距大于玻璃中介层，但两者的内存芯粒尺寸相同。这是因为在内存芯粒中，内存宏块是决定芯粒面积的限制因素；即使所有 I/O 引脚都可以布置在更小的区域内。因此，所有芯粒的功耗相近，且其 I/O 驱动器（AIB）功耗在总功耗中占比很小。

我们观察到玻璃与硅中介层中微凸点（micro-bump）的布置方式有所不同。在玻璃中介层中，我们会将其位置对齐至逻辑芯粒的凸点位置；而在硅中介层中，我们利用所有的封装面积以容纳所有引脚。对于逻辑芯粒而言，硅的微凸点间距较大，因此其面积也更大。相比之下，APX 中介层的芯粒尺寸最大，导致其单元利用率更低。总体而言，各种中介层之间的功耗差异可以忽略不计。此外，AIB I/O 驱动器在芯粒总面积和总功耗中所占比重较小。

图5. 我们中介层设计中使用的芯粒 GDS 布局。尺寸详见表 II，功耗与性能详见表 III。

中介层布局与布线结果

在获得所有中介层的芯粒 GDSII 布局后，我们使用西门子 Xpedition 工具将其集成到对应的中介层中。每个芯粒包含其尺寸信息和所有 I/O 与电源/地（P/G）引脚的微凸点位置。

中介层芯粒布局方法

在商业工具中，芯粒由其信号和电源/地凸点及芯粒尺寸表示。我们使用 2x4 网格阵列的单元模式分配信号和电源/地凸点，其中 8 个凸点中 6 个为信号凸点，2 个为 P/G 凸点。该模式会重复，直到所有 I/O 引脚分配完成。接着，我们移除未连接的悬空微凸点。最后，为每个微凸点指定顶层网表中的网络名称，以确保芯粒之间（inter-tile）和芯粒内部（intra-tile）的连接一致，并正确反映在商业工具中。

在为每个芯粒的微凸点指定网络名称后，我们根据不同中介层类型的芯粒间距约束进行布局。在玻璃中介层中，内存芯粒被嵌入在逻辑芯粒正下方的位置，通过 RDL（重布线层）中的堆叠通孔连接，节省金属层数并缩短互连长度。这种独特的布局方式充分发挥了玻璃中介层芯粒嵌入的优势。对于双 OpenPiton tile 的情形，第二块 tile 也采用类似方式放置，逻辑芯粒之间的连接则根据 chiplet 化与模块分组后 NOC 路由器的位置进行。图 6(a) 显示了玻璃中介层的布局方式。对于其他中介层（如硅、Shinko 有机中介层、APX 有机中介层），芯粒采用并排放置的方式，如图 6(b) 所示，因为这些基板不支持芯粒嵌入。

图6. 四个芯粒（两个逻辑芯粒和两个内存芯粒）的俯视布局图。

(a) 在玻璃中介层中，逻辑与内存芯粒为垂直堆叠结构；

(b) 在硅、Shinko 和 APX 中介层中，芯粒仅采用并排布局。横截面结构参见图1。

中介层布线方法

我们基于表 I 所列材料的中介层规格，设计了复杂的金属堆叠结构，并针对玻璃、硅、有机中介层制定了不同的布线策略。玻璃和硅中介层采用“曼哈顿式”布线，以满足制造规范；有机中介层则采用对角布线方式，以适应其较大的线宽和受限的布线空间，从而确保最小微凸点间距的保留。我们使用具有方向引导的自动布线，以实现公平比较。此外，我们通过增加两个金属层来增强电源传输网络（PDN），其中电源层位于地层上方，以优化信号布线性能。

对于玻璃中介层，我们引入了穿玻璃通孔（TGV）来实现电源与地的外部连接，如图 7(a) 所示。电源与地通过通孔形成平面结构，为芯粒供电。硅中介层使用传统的硅通孔（TSV）从 C4 凸点引入外部电源与地。由于硅中介层的信号布线需要更多金属层，其电源与地层从第 3 层和第 4 层金属开始。有机中介层（Shinko 和 APX）与硅中介层的 PDN 实现方式相同。图 8 展示了含有 PDN 的最终中介层布局，其尺寸反映了各中介层间的相对关系。

图7. 玻璃与硅中介层的电源分配网络（PDN）示意图。

图8. 中介层布线布局图。每种设计中包括信号与电源/地的所有金属层均已叠加显示。

中介层布线比较

从表 IV 可以看出，玻璃中介层使用最少的金属层：一层用于横向信号布线，另外两层与垂直堆叠通孔共享，用于 PDN。硅中介层需要额外的金属层来完成所有连接，因为其全部布线都为横向。但由于线宽较窄，硅中介层仍不需要像 Shinko 和 APX 那样增加更多金属层。Shinko 和 APX 的信号布线需要更多金属层来完成。在总线长方面，玻璃中介层因芯粒内连接使用堆叠通孔而获得最短的总布线长度。其他中介层之间的布线长度差异不大，而线宽较厚导致需要绕线，从而增加总线长。玻璃中介层在最短、平均和最长布线长度方面表现最佳，这得益于堆叠布局的优势。

中介层中的通孔数量与所使用的金属层数相关。因此，APX 使用的通孔数量最多。在芯粒占地面积方面，玻璃中介层由于芯粒堆叠而获得最小面积。其他中介层的尺寸则取决于金属层厚度和芯粒间距。Shinko 和 APX 中介层的面积更大，因为在线宽不足和微凸点间距与通孔焊盘间布线轨道不足的情况下，需要额外的空间来布线。综上，玻璃中介层在成本更低、布线更短和面积更小方面具有明显优势。

中介层可靠性分析结果

中介层信号与电源完整性分析方法

我们为驱动端与接收端的 I/O 驱动器建立了中介层的传输线模型。首先，产生一个反相信号作为 I/O 驱动器，从中介层布线发送信号，最终到达接收端。所选 I/O 驱动器大小为 x128，输出阻抗为 47.4Ω，与文献 3 保持一致。中介层传输模型通过 HyperLynx Advance Solver 生成，并导出为 SPICE 网表，用于时序与功耗仿真。接着，我们使用自建的 SPICE 模型（包括 I/O 驱动器与中介层电路模型）进行时序与功耗分析。

在信号完整性方面，我们提取中介层设计中最长的网络线路及其相邻的两个网络。最长的网络视为受害线路（victim net），其两侧线路视为攻击线路（aggressor nets）。我们提取包含三条网络的中介层布局，使用西门子 HyperLynx Advance Solver 工具生成 S 参数模型，并在 Keysight ADS 中导入 S 参数以生成眼图。仿真设定的数据速率为 0.7Gbps，I/O 阻抗为 50Ω，考虑接收芯粒引脚寄生参数。

在电源完整性方面，我们利用 HyperLynx Advance Solver 工具从中介层布局中生成 PDN（电源分配网络）阻抗轮廓。PDN 阻抗仿真的频率范围为 10? 到 10? Hz。此外，我们还通过提取 PDN 的 S 参数，并与 125MHz 的集成电压调节器连接，进行功率瞬态仿真，以测量电压跌落及各类中介层的稳定时间。

中介层信号与电源完整性比较

我们从中介层布局中提取最长网络的 S 参数，并为所有中介层生成眼图。从图 9 可见，由于布线最短，玻璃中介层的眼图最宽，眼宽为 1.401ns，眼高为 0.853V；而硅中介层因布线较长、网络需穿越多个金属层，其眼图最窄。由于硅中介层仅使用两层金属层，导致布线受限且长度增加。APX 与 Shinko 的眼图则比硅更宽，电压水平略有差异，总体可认为相当；不过由于布线更长，APX 的眼图电压较低。

图9. 各类中介层在最差受害网络（worst-case victim nets）下的眼图对比。

我们在不同中介层材料中以固定 PDN 密度（采用平面型 PDN）分析 PDN 阻抗，结果见图 10。玻璃中介层由于其较高的金属/介电比和较厚的金属层，具有最低阻抗；硅中介层次之；APX 与 Shinko 的阻抗更高。这种阻抗特性与电容类似，在高频下表现为更低的阻抗。在 125MHz 的切换频率下，我们对所有中介层的内存芯粒输入功耗进行功率瞬态和电压跌落分析。玻璃中介层展现出最快的稳定时间和最低的电压跌落，这归功于其出色的 PDN 阻抗特性。玻璃中介层的系统总功耗最低，尽管仍高于 2D 单片集成电路。

图10. 不同类型中介层的 PDN 阻抗特性对比图。

中介层热可靠性分析结果

为进行中介层热分析，我们首先使用 Ansys Redhawk 为每个芯粒建立芯粒热模型（CTM），包括基于 tile 的功耗与金属密度图。随后，我们将分层功耗图整合入 Ansys CPS 工具中，生成 8x8 的热源功率密度图。在 Ansys IcePak 中，我们使用粗粒度的 tile 模型整个中介层系统，包括基板、RDL、微凸点以及芯粒。我们将热源分配至倒装芯粒的底面及嵌入芯粒的顶部，从而覆盖封装与芯粒的热分析。最终，分析过程中空气流速设置为最低 0.1 m/s，确保芯片在无主动散热（如散热片）条件下仍能维持在合理工作温度范围内。

我们对所有中介层材料的热分布进行了分析。如图 11 所示，玻璃中介层的内存芯粒温度较其他中介层略高，仅次于 APX。这是因为嵌入式芯粒的热量只能通过 TGV 向上导热至顶层 RDL。而在 APX 中介层中，由于材料属性限制热传导，其内存与逻辑芯粒的温度最高。玻璃中介层的逻辑芯粒由于可以通过空气散热，其温度较低。除 APX 外，其他中介层的逻辑芯粒温度差异不大。玻璃中介层的逻辑与内存芯粒最高温度分别为 31.7°C 与 27.5°C。其他中介层内存芯粒温度约为 23.3°C，而有机材料的 APX 由于其介电材料的热性能最差，散热效果最差。

图11. 芯粒热分布对比图。我们的热分析涵盖每种中介层材料下的芯粒与中介层本体。

结论

我们提出了一种基于玻璃中介层的 5.5D IC 芯粒集成方案，结合芯粒与中介层协同设计，并对其芯粒 PPA（性能、功耗、面积）、中介层布线、信号与电源完整性以及热分布进行全面分析，并与主流硅中介层及有机中介层进行比较。研究表明，玻璃中介层在布线长度更短、芯粒面积更小以及信号与电源完整性更优等方面，相较于传统的 2.5D 中介层具有显著优势。此外，我们建议合理进行芯粒分区设计，以保证嵌入式芯粒在工作温度范围内正常运行。

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